1、序列检测器的逻辑功能描述：序列检测指的就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个”10010”序列的检测器。设x_in为数字码流输入，z_out为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。
2、本次试验的data stream是 18’b11_0010_0100_0010_0101，通过循环来给x_in进行赋值。其中还要考虑到重叠现象。
3、重点是状态图的描绘，仅有当状态机跳到E状态时，z_out才置1，说明发现了指定序列。其实这个试验关键是怎么来描绘该状态机。第一次看到夏宇闻书上该例子时，脑子里马上想到头一个问题，就是他是如何画出该状态机的，这个过程没有讲，很纳闷，那会是刚看Verilog，很多不懂，于是就放下这个问题，只阅读了代码。然而此次去看该例子时，我只看了题目和他的状态机，代码就不用看了，觉得书上画的状态机有点啰嗦，就没仔细看，干脆自己画一个 ，画该状态机其实也很简单，先把所有状态全都列出来，先单向的把IDLE->A->B->C->D->E跳变条件写上，比如IDLE到A，是当输入x_in为1时才会调到A，这个很好确认的吧，然后在仔细针对每个状态为其它条件时该如何跳，比如B是在x_in为1时是到C的，那么就得好好考虑x_in为0时，状态该跳到哪儿，就这样一步一步的仔细推敲，完整的状态机很快就完成。
4、代码实现：
sequence_detect.v
module sequence_detect(
//input
clk,
rst_n,
x_in, //ouput
z_out
);
/****************************************/
input clk;
input rst_n;
input x_in;
output z_out;
/****************************************/
parameter IDLE = 'd0;
parameter A = 'd1;
parameter B = 'd2;
parameter C = 'd3;
parameter D = 'd4;
parameter E = 'd5;
/****************************************/
reg [:] crt_state,nxt_state;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
crt_state <= IDLE;
else
crt_state <= nxt_state;
end
/****************************************/
always @(*)
begin
case(crt_state)
IDLE: if(x_in) nxt_state = A;
else nxt_state = IDLE; A : if(!x_in) nxt_state = B;
else nxt_state = A; B : if(!x_in) nxt_state = C;
else nxt_state = A; C : if(x_in) nxt_state = D;
else nxt_state = IDLE; D : if(!x_in) nxt_state = E;
else nxt_state = A; E : if(!x_in) nxt_state = C;
else nxt_state = A; default: nxt_state = IDLE;
endcase
end
/****************************************/
reg z_out_temp;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
z_out_temp <= 'b0;
else case(nxt_state)
IDLE : z_out_temp <= 'b0;
A : z_out_temp <= 'b0;
B : z_out_temp <= 'b0;
C : z_out_temp <= 'b0;
D : z_out_temp <= 'b0;
E : z_out_temp <= 'b1;
default: z_out_temp <= 'b0;
endcase
end
/****************************************/
assign z_out = z_out_temp;
/****************************************/
endmodule
sequence_detect_top.v
`timescale 1ns / 10ps
module sequence_detect_top;
reg clk;
reg rst_n;
reg [:] data;
wire x_in;
wire z_out;
/***********************************************************/
initial
begin
clk = 'b0;
rst_n = 'b0;
#;
rst_n = 'b1;
end
/***********************************************************/
always # clk = ~clk;
/***********************************************************/
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
data <= 'b11_0010_0100_0010_0101;
else
data <= {data[:],data[]};
end
/***********************************************************/
assign x_in = data[];
/***********************************************************/
sequence_detect sequence_detect_inst(
//input
.clk(clk),
.rst_n(rst_n),
.x_in(x_in), //ouput
.z_out(z_out)
);
/***********************************************************/
endmodule
5、仿真波形：
仅当crt_state在E状态（5）时，z_out置1。通过波形可以看到，输出是正确的。
