https://mp.weixin.qq.com/s/JhUB3M1WhjAyUrN1HPIPTA
AndAnd是三输入与门模块,输出为相与的结果。 参考链接https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/AndAnd.java 1.创建AndAnd.java, 并生成构造方法和logic()方法略 2. 根据逻辑原理,添加输入输出接口输入输出线作为类成员存在。使用注解标明是input port还是output port。 3. 在构造方法中搜集输入输出线并调用construct()方法首先调用父类即Module类的构造方法,以构建模块hierarchy。然后逐个把输入输出参数与input/output port对应上。然后调用construct()方法构造模块(调用一次logic()方法,搜集模块的assign/always代码块)。 4. 在logic()方法中创建assign/always代码块,以及子模块这里包含两个And子模块。 5. 创建inst静态方法方便后续使用略 6. 创建main方法执行验证 运行结果为: 7. 生成Verilog生成定制化模块名:略 调用toVerilog()方法生成Verilog实现。略 执行结果如下: